硬件设计指导

一、Debug电路

RV1126B UART Debug默认选择在PMUIO0域的UART0_RX_M2/UART0_TX_M2，默认波特率为1500000bps。

UART接口的使用注意事项：

SoC 端 UART 接口必须与转换芯片或者外设芯片的 IO 电平匹配；
外部 USB 转 UART 的转接芯片， VCCIO 供电建议从主板的 PMUIO0_VCC3V3 电源域取电，避免 SOC 下电时的电压倒灌；
如果需要使用 UART Debug，建议预留 2.54 排针或测试点， UART 的电路如下图所示，串接的 510 ohm 电阻不得删减，并增加 TVS 管，加强抗静电浪涌能力，防止开发过程损坏芯片管脚。

或者可以采用CH340T芯片，转为USB信号。

二、OTG电路

1、请注意接口处加入ESD防护。

2、加入共模滤波，提高信号质量。

三、电源输入电路

12V输入

1、此电路具有过压保护，过流保护，防反接。

2、有一个LED电源灯指示。

5V

1、使用SY8113BADC的DCDC芯片。

2、最高支持3A电流输出。

3.3V

1、使用SY8113BADC的DCDC芯片。

2、最高支持3A电流输出。

四、USB—HUB电路

1、使用USB2514B芯片。可以一括四路USB。

2、加入过流保护芯片。

五、USB3.0

1、USB3.0的信号的TX需要加0.1uF的电容。
2、USB2.0的信号需要串联2.0R电阻。
3、加入了过流保护。

六、MIPI-CSI

Camera 的 DVDD 供电有 1.2V/1.5V/1.8V 等不同情况，请根据 Camera 的规格书提供准确的电源；
有些 Camera 的 DVDD 电流比较大（高分辨率模组），超过 300mA 建议使用 DCDC 供电；
部分 Camera 的电源有上电时序要求，电源使能管脚请预留 RC 并根据模组规格书相应调整上电时序；
使用 CIF 接口的 Camera 时，要注意 Camera 的 DOVDD（ IO 电源）与 SOC 端对接的电源域（ VCCIO5 或者 VCCIO6）供电必须用相同的电压；
使用两个 Camera 时，可根据需求实际情况电源分开或合并；
Camera 电源的的去耦电容不得删减，必须保留，靠近 sensor image 放置；如果 Camera 模组通过排线与 SoC 连接，在连接座处也请放置 uF 级别电容；
Camera 的 PWDN 信号必须使用 GPIO 控制， GPIO 电平必须和 Camera IO 电平匹配；
Camera 的 Reset/Shutdown 信号建议使用 GPIO 控制， GPIO 电平必须和 Camera IO 电平匹配，Reset 信号的 100nF 电容不得删除，靠近座子放置，加强抗静电能力；
双摄模式下，如果两个 Camera 同型号，要注意 I2C 地址是否可通过 SID 配置，如果 I2C 地址固定，那么不能挂在同一组 I2C 总线上，需要单独连接。
Camera 的 MCLK 可以从以下时钟源获取：
- VI_CIF_CLKOUT
- REF_CLK0_OUT
- CAM_CLK0_OUT/CAM_CLK1_OUT/CAM_CLK2_OUT/CAM_CLK3_OUT
- 注意：时钟的电平必须和 Camera IO 电平匹配，如果不匹配，必须电平转换或电阻分压使电平匹配；

七、MIPI-DSI

RV1126B有一个MIPI DPHY DSI TX，支持MIPI V1.2版本，总共4Lane，通道支持的最大传输速率为1.5Gbps/Lane，最大分辨率支持1920x1080@60Hz。

MIPI_DPHY_DSI_TX_D0P/N	直连，为抑制电磁辐射，建议预留共模电感	MIPI DSI 数据Lane0输出
MIPI_DPHY_DSI_TX_D1P/N	直连，为抑制电磁辐射，建议预留共模电感	MIPI DSI 数据Lane1输出
MIPI_DPHY_DSI_TX_D2P/N	直连，为抑制电磁辐射，建议预留共模电感	MIPI DSI 数据Lane2输出
MIPI_DPHY_DSI_TX_D3P/N	直连，为抑制电磁辐射，建议预留共模电感	MIPI DSI 数据Lane3输出
MIPI_DPHY_DSI_TX_CLKP/N	直连，为抑制电磁辐射，建议预留共模电感	MIPI DSI 时钟输出

MIPI DPHY DSI TX接口的设计注意事项：

支持 1/2/4Lane 模式， 1Lane 默认为 D0， 2Lane 模式默认为 D0/D1；
MIPI Data Lane 不支持组间对调，需要一一对应；也不支持组内 P/N 对调；
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(2.2ohm，具体以能满足 SI 测试为准)，并预留 TVS 器件。

八、LCD

RV1126B LCDC TX接口，支持并行24bit RGB模式、 16bit BT.1120模式、 8bit BT.656模式以及MCU模式，其中， RGB、 BT.1120以及BT.656的分辨率支持如下：

24bit RGB 模式：最大输出分辨率可达 1920x1080@60Hz；
16bit BT.1120 模式：最大输出分辨率可达 1920x1080@60Hz；
8bit BT.656 模式：最大分辨率为 720x576@60Hz 支持 PAL 和 NTSC；

LCDC TX接口的信号连接如下图所示：

LCDC TX接口的设计注意事项：

这些并行信号输出接口电源域为 VCCIO5 供电，实际产品设计中，需要根据外设的实际 IO 供电要求（ 1.8V or 3.3V）选择对应的供电，必须保持一致；
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。
为提高并行信号输出接口性能， VCCIO5 电源的去耦电容不得删除，布局时请靠近管脚放置。

九、音频接口

RV1126B 提供了丰富的音频接口能力与资源，共提供了 3 组 SAI 接口、 1 组 PDM 接口、 1 组 DSM 接口、 2 组 Audio ADC，以及 2 组 ASRC 处理单元。

RV1126B音频子系统框图如下，包括了对外/对内接口相关信息：

音频设计上需要注意：

SAI0、 SAI1 和 SAI2 最大可以拼接成 6TX lane +8RX lane；
SAI2_SDO 可以内部选择连接到 Audio DSM 接口，或者直接接到 GPIO 上，二者只能选择其一；
SAI2_SDI0 可以内部选择连接到 Audio ADC0 接口，或者直接接到 GPIO 上，二者只能选择其一；
SAI2_SDI1 可以内部选择连接到 Audio ADC1 接口，或者直接接到 GPIO 上，二者只能选择其一；
若 Audio DSM、 Audio ADC0/1 接口都已经有使用了， SAI2 接口输入请选择 SDI2；
SAI0、 SAI1、 SAI2 的 MCLK 不仅支持输出，同时也支持输入，输入模式下可以给 PDM、 DSM、Audio ADC0/1，以及 SAI 接口自身时钟源，例如： SAI0_MCLK 可以给 PDM、 DSM、 Audio ADC0/1、SAI0 提供时钟源， SAI1_MCLK 可以给 SAI1 提供时钟源， SAI2_MCLK 可以给 SAI2 提供时钟源；
若 SAI 作为 SLAVE，则不需要接 MCLK 输入。

RV1126B 总共提供了 3 组 SAI 接口， SAI 接口的全称为串行音频接口（ Serial Audio Interface），是一种用于数字音频数据通信的串行接口，支持广泛的音频协议，支持 PCM、 I2S 和 TDM 等标准格式，可满足单声道、立体声以及多声道音频传输。作为应用最广泛的数字音频接口， SAI 可用于音频 ADC、音频DAC、音频 Codec、 DSP 等外设的通讯，也可为视频输入/输出接口提供集成的音频输入与输出支持。RV1126B 的 SAI 接口具有如下特性：

支持 8 至 32bits 的位宽，包括常见的如 32bits、 24bits、 16bits；
支持高至 128 通道（ slots）；
支持单声道（ Mono）模式；
主模式（ Master）、从模式（ Slave）下的 TX/RX， SCLK 设计速率上限为 25M；

SAI0 支持 4TX Lanes+4RX Lanes， SAI1 支持 1TX Lanes +1RX Lanes， SAI2 支持 1TX Lanes +3RX Lanes，这里的 TX 代表输出数据线 SDOx、 RX 代表输入数据线 SDIx。每根 TX 或 RX 包含 2 个通道，数据线的采样率上限可按如下计算： IO rate / ( slots * width )， slots 为通道数、 width 为位宽，典型采样率参考计算如下，其余采样率可进行参考配置

模式（ Mode）	通道数（ Slots）	位宽（ Width）	LRCK 采样率（ Sample Rate）	SCLK 速率（ SCLK Rate）
I2S	2	32	16 kHz	1.024 MHz
I2S	2	32	44.1 kHz	2.8224 MHz
I2S	2	32	48 kHz	3.072 MHz
TDM8	8	32	16 kHz	4.096 MHz
TDM8	8	32	44.1 kHz	11.2896 MHz
TDM8	8	32	48 kHz	12.288 MHz
TDM16	16	32	16 kHz	8.192 MHz
TDM16	16	32	44.1 kHz	22.5792 MHz
TDM16	16	32	48 kHz	24.576 MHz

上述为理论计算值，实际速率还受 IO 信号质量、走线时延等因素影响，请注意设计中相关时钟、信号的分配、优化走线。

根据接口设计差异，不同 SAI 接口的使用速率有如下区别：

模式（ Mode）	最高 SCLK 速率（ SCLK Rate）
SAI0	13 MHz
SAI1	25 MHz
SAI2	25 MHz

SAI0 接口包含独立的 4TX Lanes 和 4RX Lanes，对于输出数据线 SDOx 和输入数据 SDIx，同时参考一组位/帧时钟 SCLK/LRCK。
SAI0 接口支持主从工作模式，软件可配置。 SAI0 提供了一种灵活的兼容性配置模式，可以自定义 LRCK、DATA 的帧格式，从而实现对绝大多数 I2S、 PCM 与 TDM 的兼容；同时，还提供了 3 种 I2S 格式（常规、左对齐、右对齐）、以及 early PCM 格式的直接配置。
该组 SAI 引脚复用在 2 个不同的电源域， SAI0_M0 复用在 VCCIO7， SAI0_M1 复用在 VCCIO6， 2 处复用不能同时使用，每次只能用其中一组。不同的数据线 SDOx 或 SDIx 均可在内部进行 remap 重新配置顺序，例如可以间隔抽取使用 SDO1+SDO3 组合成 2lanes 进行使用。
设计中，需要核对 SAI 外设的 IO 电平，使其匹配对应的 IO 电源域供电。

SAI0 接口的匹配设计如下表所示：

信号	默认上下拉	连接方式	描述（芯片端）
SAI0_MCLK_M0	下拉	串联22ohm电阻	SAI系统时钟输出
SAI0_SCLK_M0	下拉	串联22ohm电阻	SAI连续串行时钟，位时钟
SAI0_LRCK_M0	下拉	串联22ohm电阻	SAI帧时钟，用于声道选择
SAI0_SDO0_M0	下拉	直连	SAI串行输出数据线0
SAI0_SDO1_M0/SAI0_SDI3_M0	下拉	直连	SAI串行输出数据线1/SAI串行输入数据线3
SAI0_SDO2_M0/SAI0_SDI2_M0	下拉	直连	SAI串行输出数据线2/SAI串行输入数据线2
SAI0_SDO3_M0/SAI0_SDI1_M0	下拉	直连	SAI串行输出数据线3/SAI串行输入数据线1
SAI0_SDI0_M0	下拉	直连	SAI串行输入数据线0
SAI0_MCLK_M1	下拉	串联22ohm电阻	SAI系统时钟输出
SAI0_SCLK_M1	下拉	串联22ohm电阻	SAI连续串行时钟，位时钟
SAI0_LRCK_M1	下拉	串联22ohm电阻	SAI帧时钟，用于声道选择
SAI0_SDO0_M1	下拉	直连	SAI串行输出数据线0
SAI0_SDO1_M1/SAI0_SDI3_M1	下拉	直连	SAI串行输出数据线1/SAI串行输入数据线3
SAI0_SDO2_M1/SAI0_SDI2_M1	下拉	直连	SAI串行输出数据线2/SAI串行输入数据线2
SAI0_SDO3_M1/SAI0_SDI1_M1	下拉	直连	SAI串行输出数据线3/SAI串行输入数据线1
SAI0_SDI0_M1	下拉	直连	SAI串行输入数据线0

PDM数字音频接口

RV1126B 总共提供了 1 组 8 通道的 PDM 接口， PDM 接口的全称为脉冲密度调制（ Pulse Density Modulation），通常用于接入数字麦克风，或者通过 PDM 接口的模拟音频 ADC 对模拟麦克风进行录音，采样率通常使用 16kHz、 48kHz 或 8kHz，部分有超声要求的产品则需要用到 96kHz 采样率。
两组 PDM 都工作在主接收模式（ master receive mode，即 RV1126B 提供 PDM 时钟、接收数据），支持 8 通道输入能力， 16 至 32bits 的位宽，最高到 192kHz 的采样率。
下图是 PDM 接口的数据格式， PDM_DATA 由 Data(R)和 Data(L)组成， PDM 是 1bit 采样接口，分别在 CLK 的上升沿、下降沿采样这两个 Data(L)和 Data(R)，即每根 PDM_SDIx 数据线可传输 2 个声道的音频数据。因此， 1 组 PDM 的四根 SDIx 数据线可以满足最多接入 8 个麦克风的需求（或 6 个麦克风+2 个回采声道，共 8 声道）。

常见的采样率与 PDM_CLK 的对应关系如下表，在硬件调测时可以对照进行参考。时钟信号的质量对PDM 录音质量有直接影响，因此在 PLL 分频时候，需要使用小数 PLL+整数分频的方式。

PDM_CLK频率	采样率
3.072MHz	12kHz, 24kHz, 48kHz, 96kHz, 192kHz
2.8224MHz	11.025kHz, 22.05kHz, 44.1kHz, 88.2kHz, 176.4kHz
2.048MHz	8kHz, 16kHz, 32kHz, 64kHz, 128kHz

PDM 引脚复用在 2 个不同的电源域， PDM_M0 复用在 VCCIO7， PDM_M1 复用在 VCCIO6，相关复用情况见下表。 2 处复用不能同时使用，每次只能用其中一组。需要核对 PDM 外设的 IO 电平，使其匹配对应的 IO 电源域供电。

PDM	M0	VCCIO7	CLK0+CLK1+SDI0/1/2/3
PDM	M1	VCCIO6	CLK0+CLK1+SDI0/1/2/3

为改善 PCB 走线对时钟的影响，提供了两个同源同相的 PDM 时钟， PDM_CLK0 和 PDM_CLK1，可以任意搭配 PDM_SDIx 数据线使用，具体产品设计中，应结合外设连接情况、产品结构、 PCB 走线情况进行合理、灵活的分配，避免单一时钟连接多 MIC 输入情况下，走线长分支、且多负载对信号质量的影响大。

PDM 接口的匹配设计如下表所示：

信号	默认上下拉	连接方式	描述（芯片端）
PDM_CLK0_M0	下拉	串联22ohm电阻	PDM时钟0
PDM_CLK1_M0	下拉	串联22ohm电阻	PDM时钟1
PDM_SDI0_M0	下拉	直连	PDM输入数据线0
PDM_SDI1_M0	下拉	直连	PDM输入数据线1
PDM_SDI2_M0	下拉	直连	PDM输入数据线2
PDM_SDI3_M0	下拉	直连	PDM输入数据线3
PDM_CLK0_M1	下拉	串联22ohm电阻	PDM时钟0
PDM_CLK1_M1	上拉	串联22ohm电阻	PDM时钟1
PDM_SDI0_M1	下拉	直连	PDM输入数据线0
PDM_SDI1_M1	上拉	直连	PDM输入数据线1
PDM_SDI2_M1	上拉	直连	PDM输入数据线2
PDM_SDI3_M1	上拉	直连	PDM输入数据线3

PDM接口的设计注意事项：

为提高 PDM 接口性能，对应 VCCIO 电源域的去耦电容不得删除，布局时请靠近管脚放置；
当通过连接器实现板对板连接时，建议时钟/控制/信号都串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足 SI 测试为准)，并预留 TVS 器件。

DSM音频接口

DSM 音频（ Digital Signal Modulator）指的是将音频 PCM 数据进行直接比特流数字编码（ Direct Stream Digital）转换输出的 1bit 信号流数据，在需要音频输出的设计中，接口输出的数字信号，经过一阶 RC 低通滤波处理后得到模拟音频信号输出。 DSM 原理如下图所示：

DSM音频是一种低成本的音频输出方案，对于有音质需求的场景，还是建议外挂音频Codec或DAC实现音频输出。下表为200Kohm负载下， DSM音频差分输出的音频指标：

测试项	测试条件	输出信号幅度	FS=8KHz	FS=16KHz	FS=44.1KHz	FS=48KHz
RMS Level(Vrms)	N/A	0dBFS	2.037	2.037	2.037	2.037
THD+N(dB)	LPF=20KHzHPF=20Hz	-3dBFS	-72.505	-72.888	-75.047	-75.241
SNR(dB)	0dBFS/Noise	94.825	95.035	97.508	97.115
DR(dB)	0dBFS/-60dBFS	77.637	77.732	82.259	84.261
Noise(uVrms)	N/A	67.12	64.95	62.37	62.79

该组接口提供了两对差分输出，可满足立体声需求。接口的详细介绍和 RC 低通滤波参数计算，可参考文档《DSM AUDIO 音频接口电路设计》。

DSM 输出 RC 滤波电路不能删除；
音频时钟信号的质量对 DSM 输出质量有直接影响，因此在 PLL 分频时候，需要使用小数 PLL+ 整数分频的方式；
PCB 走线以及地的处理对 DSM 输出质量有直接影响，请按照 PCB 设计建议走线；
差分音频输出不能拆成 2 路单端音频输出使用，且不建议使用单端模式，音频质量差；
SAI2_SDO 在内部连接到 DSM 模块，因此当 DSM 模块使用时，外部 SAI2 SDO 不可使用；

DSM接口的匹配设计如下表所示：

信号及复用情况	默认上下拉	连接方式	描述（芯片端）
DSM_AUD_LP	下拉	串接RC低通滤波	DSM输出左声道P端
DSM_AUD_LN	下拉	串接RC低通滤波	DSM输出左声道N端
DSM_AUD_RP	下拉	串接RC低通滤波	DSM输出右声道P端
DSM_AUD_RN	下拉	串接RC低通滤波	DSM输出右声道N端

DSM音频接口的设计注意事项：

为提高接口性能，对应 VCCIO 电源域的去耦电容不得删除，布局时请靠近管脚放置；
当通过连接器实现板对板连接时，建议时钟/控制/信号都串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足 SI 测试为准)，并预留 TVS 器件。

AUDIO ADC音频接口

RV1126B内置2个AUDIO ADC，均支持差分MIC输入，使用时请注意：

MIC差分输入参考电路如下图：

Audio ADC接口的设计注意事项：

MIC 的差分输入不能拆成两路单端输入使用；
AUDIO_ADC_VCM 是 Audio ADC PHY 的共模电压管脚，电压 0.8V，外接对地 2.2uF 电容，不得更改电容值，布局时靠近 SOC 芯片管脚放置；
AUDIO_ADC_VREF 是 Audio ADC PHY 的参考电压引脚，电压 1.6V，外接对地 2.2uF 电容，不得更改电容值，布局时靠近 SOC 芯片管脚放置；
AUDIO_ADC_AVDD_1V8 给 AUDIO ADC0/1 模块供电，去耦电容要靠近 SOC 芯片管脚放置。
ADDIO_ADC_MIC 的输入接口均可做为 LINEIN 或者 MIC_IN 的输入通道，如果输入设备为无源 MIC，则需要提供 1.8V 的偏置电压。如果输入设备为有源输入，则不需要。
MIC 输入的耦合电容容值推荐 1uF 或以上，布局时靠近 SOC 芯片管脚放置；
MIC 输入的偏置电压，预留 RC 改善电源噪声，阻值为 100ohm，容值为 4.7uF；

ASRC异步采样率转换器模块

ASRC（ Asynchronous Sample Rate Converter）没有具体的硬件 IO 接口形式，但其对实际产品中的音频方案设计、兼容性、同步和实时等功能有极大影响，因此在本节进行介绍。

在音频系统中， ASRC 通常用于将音频数据从一个采样率转换到另一个采样率，或者将基于不同时钟的“不同步的相同采样率”数据进行转换。因此，可以将 ASRC 模块看作是 SAI、 PDM 等音频接口的中间件。通过引用 ASRC，可以使不同采样率、不同步时钟的设备或接口保持音频通信的连贯性和稳定性。

RV1126B 提供了 2 个 ASRC 模块，覆盖了对外和对内的音频模块，其支持的采样率范围从 8kHz 到384kHz，典型的如下表。提供从 1 比 8（下转换）到 8 比 1（上转换）的转换范围。

ASRC模块典型输入/输出采样率

8KHz, 16KHz, 32KHz, 64KHz, 128KHz

12KHz, 24KHz, 48KHz, 96KHz, 192KHz, 384KHz

11.025KHz, 22.05KHz, 44.1KHz, 88.2KHz, 176.4KHz, 352.8KHz

音频外设的设计参考

本章节对于常用的音频外设场景，给出了连接建议，用户可参考使用。

RV1126B可以通过SAI信号，连接音频DAC或CODEC（如RK730）实现模拟输出，再通过音频功放实现功率放大驱动喇叭，如下图所示：

对于低成本方案的喇叭放音需求，可以使用RV1126B的DSM滤波输出，再通过音频功放实现功率放大驱动喇叭，如下图所示：

对于录音的需求，有以下几种实现方式：

1、使用内置 ACODEC 的差分 ADC 实现模拟信号输入；

2、PDM 接口连接 PDM 麦，或者使用 SAI/I2S/PDM 接口的 ADC，外接模拟 MIC 来实现；

3、使用 Codec（如 RK730）来实现相关功能，如下图所示；

十、RGMII/RMII接口

GMAC复用在两处不同的电源域， GMAC_M0复用在VCCIO6电源域， GMAC_M1复用在VCCIO5电源域。

1、两路以太网都采用3.3V的电平。

为提高 RGMII/RMII 接口性能，所在电源域的 VCCIOx_VCC 电源的去耦电容不得删除，布局时请靠近管脚放置。

ETH_CLK_25M_OUT_Mx 需在 RV1126B 端预留串接 0 ohm 电阻，根据实际测试情况调整电阻值来提高信号质量。
TXD0~TXD3， TXCLK， TXCTL 需在 RV1126B 端预留串接 0 ohm 电阻，根据实际测试情况调整电阻值来提高信号质量。
RXD0~RXD3， RXCLK， RXCTL 需在 PHY 端串接 22 ohm 电阻，以提高信号质量。

RGMII/RMII接口的匹配设计如下表所示：

信号	IO类型(SOC端)	连接方式	RGMII接口	信号描述	RMII接口	信号描述
ETH_TXD[3： 0]_Mx	输出	预留串接0ohm电阻，靠近SOC端	RGMII_TXD[3： 0]	数据发送	RMII_TXD[1： 0]	数据发送
ETH_TXCLK_Mx	输出	预留串接0ohm电阻，靠近SOC端	RGMII_TXCLK	数据发送参考时钟	–	–
ETH_TXCTL_Mx	输出	预留串接0ohm电阻，靠近SOC端	RGMII_TXCTL	数据发送使能（上升沿）和数据发送错误（下降沿）	RMII_TXEN	数据发送使用信号
ETH_RXD[3： 0] _Mx	输入	串接22ohm电阻，靠近PHY端	RGMII_RXD[3： 0]	数据接收	RMII_RXD[1： 0]	数据接收
ETH_RXCLK_Mx	输入	串接22ohm电阻，靠近PHY端	RGMII_RXCLK	数据接收参考时钟	–	–
ETH_RXCTL_Mx	输入	串接22ohm电阻，靠近PHY端	RGMII_RXCTL	数据接收有效（上升沿）和接收错误（下降沿）	RMII_RXCTL	数据接收有效和载波侦听
ETH_MCLK_Mx	输入/输出	输出模式：预留串接0ohm电阻，靠近SOC端输入模式：串接22ohm电阻，靠近PHY端	RGMII_MCLKIN 125M	PHY送125MHz给MAC，可选	RMII_MCLKIN 50M or RMII_MCLKOUT 50M	RMII数据发送和数据接收参考时钟
ETH_MCLK_Mx	输入/输出	输出模式：预留串接0ohm电阻，靠近SOC端输入模式：串接22ohm电阻，靠近PHY端	RGMII_MCLKIN 125M	PHY送125MHz给MAC，可选	RMII_MCLKIN 50M or RMII_MCLKOUT 50M	RMII数据发送和数据接收参考时钟
ETH_CLK_25M_OUT_Mx	输出	预留串接0ohm电阻，靠近SOC端	ETH_CLKx_25M_O UT_Mx	RV1126B提供25MHz时钟替代PHY晶体	ETH_CLK_25M_OU T_Mx	RV1126B提供25MHz 时钟替代PHY晶体
ETH_MDC_Mx	输出	预留串接0ohm电阻，靠近SOC端	RGMII_MDC	管理数据时钟	RMII_MDC	管理数据时钟
ETH_MDIO_Mx	输入/输出	外部上拉1.5K- 1.8Kohm电阻	RGMII_MDIO	管理数据输出/输入	RMII_MDIO	管理数据输出/输入

当通过连接器实现板对板连接时，建议串接一定阻值的电阻（ 22ohm-100ohm 之间，具体以能满足 SI 测试为准），并预留 TVS 器件。
RGMII/RMII接口连接示意图

RGMII GEPHY 工作时钟使用外置 25MHz 晶体

RGMII GEPHY 工作时钟使用RV1126B 提供的 25MHz

RMII RMII FEPHY 工作时钟使用 25MHz 晶体， ETH_MCLK_Mx 采用输出模式，当 RMII 接口的参考时钟， FEPHY 的 TXCLK 需要配置为输入模式

RMII 使用 SOC 提供的 25MHz 替代 FEPHY晶体， ETH_MCLK_Mx 采用输出模式，当 RMII 接口的参考时钟， FEPHY 的 TXCLK 需要配置为输入模式

FEPHY 工作时钟使用外置 25MHz 晶体， ETHx_MCLK_Mx 采用输入模式， RMII 接口的参考时钟由 FEPHY 提供， FEPHY 的 TXCLK 需要配置为输出模式

RMII 使用 SOC 提供的 25MHz 替代 FEPHY晶体， ETH_MCLK_Mx 采用输入模式， RMII 接口的参考时钟由 FEPHY 提供， FEPHY 的 TXCLK 需要配置为输出模式

RGMII/RMII 接口的设计注意事项：

在 RGMII 模式下， RV1126B 芯片内部 TX/RX 时钟路径集成了 delayline，支持调整；参考图默认配置是： TXCLK 与 data 之间时序由 MAC 来控制， RXCLK 与 data 之间时序由 PHY 来控制（如使用**8211F/FI 即 RXCLK 默认开启 2ns delay，其它 PHY 要注意这个配置）
Ethernet PHY 的 Reset 信号需要用 GPIO 来控制， GPIO 电平必须和 PHY IO 电平匹配，靠近PHY 管脚必须增加 100nF 电容，加强抗静电能力，注意： **8211F/FI 的复位管脚只支持 3.3V 电平。
**8211F/FI 的 INTB/PMEB 为开漏输出，外部必须增加上拉电阻。
PHY 使用外置晶体时，晶体电容请根据实际使用的晶体的负载电容值选择，控制频偏在+/-20ppm 以内。
**8211F/FI 的 RSET 管脚外接电阻为 2.49K ohm 精度为 1%，不得随意修改。
PHY 的初始化硬件配置必须和实际需求匹配。
MDIO 必须外部加上拉电阻，推荐 1.5-1.8Kohm，上拉电源必须和 IO 电源保持一致。
变压器中心抽头的连接必须按参考各 Ethernet PHY 厂家的参考设计，因为不同的 PHY 厂家会有不同的连接方式。
1000pF 隔离电容建议采用高压安规电容，有足够大的电气间隙保证雷击的安全性。
网络变压器高压侧的 75 ohm 电阻建议采用 0805 以上的封装。
雷击防护等级达到 4KV 以上需要增加防雷管，普通的隔离变压器只能满足 2KV 等级要求。
如果有雷击差分测试要求， MDI 差分对间需要增加 TVS 管。
务必确认 RJ45 封装和原理图是否一致， RJ45 有分 Tab down 和 Tab up，信号顺序刚好是相反，如果使用**8211F/FI 建议采用 Tab down， MDI 顺序是顺的。 - FEPHY接口

RV1126B内置的FEPHY，可以实现百兆以太网功能，同一时间与GMAC_M0/GMAC_M1只能选择其中之一进行使用。

FEPHY接口的信号连接如下图所示：

FEPHY接口的设计注意事项：

为提高性能， FEPHY 各路电源的去耦电容不得删除，布局时请靠近管脚放置；
FEPHY 输出支持 TX/RX 对调，支持组内 P/N 对调，可根据 PCB 走线情况做适当调整；
差分信号 FEPHY_TXP/N 之间和差分信号 FEPHY_RXP/N 之间，需要并联 110ohm 端接电阻，靠近SoC 端放置，不得删除；
FEPHY_TXP/N、 FEPHY_RXP/N 串联 5.1ohm 电阻，靠近变压器端放置，可以提高抗浪涌能力；
变压器中心抽头的 1nF，容值不得修改，靠近变压器放置；

FEPHY接口的匹配设计如下表所示

信号	连接方式	描述（芯片端）
FEPHY_TXP/N	差分对间并联110ohm电阻，靠近SoC端；单端信号串联5.1ohm电阻，靠近变压器端	数据发送差分对信号
FEPHY_RXP/N	差分对间并联110ohm电阻，靠近SoC端；单端信号串联5.1ohm电阻，靠近变压器端	数据接收差分对信号
FEPHY_EXTR	串接6.49Kohm 1%精密电阻接地，靠近引脚放置	参考电阻

十一、 UART接口

RV1126B芯片拥有8个UART控制器，支持以下功能：

支持全双工和半双工通信模式；
均包含两个 64 字节的 FIFO 用于数据接收和传输；
传输速率最高 4Mbps；
支持可编程波特率，支持非整数时钟分频器；
支持基于中断或基于 DMA 的模式；
支持 5-8 位宽度传输；
UART1~7 支持 RS485 自动收发功能。
UART0 默认为烧录、打印串口

考虑不同产品应用灵活性， 8个UART分别复用在几个不同的电源域，用后缀M0/M1/M2/M3区分不同复用位置。 M0/M1/M2/M3不能同时使用，分配时只能选择其中一组，不能有些信号选择M0，有些选择M1，有些选择M2，这个功能不支持。 8个UART中只有UART0不带流控功能，其余UART1~7均带流控功能。

RV1126B UART接口分布情况：

UART编号	复用情况	复用电源域
UART0 (Default Debug Uart)	M0， M1， M2	M0： VCCIO2M1： VCCIO5M2： PMUIO0
UART1	M0， M1	M0： PMUIO1 M1： VCCIO3
UART2	M0， M1	M0： VCCIO3 M1： VCCIO7
UART3	M0， M1， M2	M0： VCCIO2M1： VCCIO5M2： VCCIO6
UART4	M0， M1， M2， M3	M0： VCCIO4M1： VCCIO5M2： VCCIO6M3： VCCIO2
UART5	M0， M1， M2	M0： VCCIO4M1： VCCIO5M2： VCCIO6
UART6	M0， M1	M0： VCCIO5 M1： VCCIO6
UART7	M0， M1	M0： VCCIO5 M1： VCCIO6

UART接口的设计注意事项：

根据 UART 外设的 IO 电平，调整对应的电源域供电，必须保持一致；
注意 SoC 与 UART device 连接时， TX/RX 的方向；
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。

十二、RS232

1、注意接口处加ESD防护。

2、注意串口的电平为3.3V。

十三、RS485

1、注意接口处加ESD防护。

2、注意串口的电平为3.3V。

十四、CAN

RV1126B芯片拥有2个CAN控制器，支持以下功能：

支持传统 CAN 和经优化后的 CAN FD，传输速率为 1、 2 和 5 Mbps （可以有条件的支持最高 8Mbps的速率，但是 8M 的速率对信号质量、环路延时要求高，需要客户自行保证）；
支持发送或接收标准帧；
支持发送或接收扩展帧

考虑不同产品应用灵活性， 2个CAN分别复用在几个不同的电源域，用后缀M0/M1区分不同复用位置。IOMUX_M0/M1不能同时使用，分配时只能选择其中一组，例如：选择了CAN_M0，就不能再选择CAN_M1。

CAN接口的信号连接如下图所示：

CAN接口的设计注意事项：

根据 CAN 外设的 IO 电平，调整对应的电源域供电，必须保持一致。
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。

十五、I2C

RV1126B芯片拥有6个I2C控制器，支持以下功能：

支持 I2C 总线主模式，不支持从模式；
最高支持软件可编程时钟频率和传输速率达 1M bit/s；
支持 7 位和 10 位寻址模式。

考虑不同产品应用灵活性， 6个I2C分别复用在几个不同的电源域，用后缀M0/M1/M2/M3区分不同复用位置。 IOMUX_M0/M1/M2/M3不能同时使用，分配时只能选择其中一组，例如：不能选择了I2C1_M0，又选择了I2C1_M1、 I2C1_M2或I2C1_M3。

I2C接口的信号连接如下图所示：

I2C接口分布情况如下表：

I2C编号	复用情况	复用电源域
I2C0	M0， M1	M0： PMUIO1 M1： VCCIO2
I2C1	M0， M1， M2， M3	M0： PMUIO0M1： VCCIO3M2： VCCIO4M3： VCCIO7
I2C2	M0， M1， M2	M0： PMUIO1M1： VCCIO5M2： VCCIO6
I2C3	M0， M1， M2， M3	M0： PMUIO1M1： VCCIO4M2： VCCIO5M3： VCCIO6
I2C4	M0， M1， M2， M3	M0： VCCIO3M1： VCCIO6M2： VCCIO4M3： VCCIO7
I2C5	M0， M1， M2， M3	M0： PMUIO1M1： VCCIO3M2： VCCIO5M3： VCCIO6

I2C接口的匹配设计如下表所示：

信号	连接方式	描述（芯片端）
I2Cx_SCL	直连	I2C时钟
I2Cx_SDA	直连	I2C数据输出/输入

I2C接口的设计注意事项：

根据 I2C 外设的 IO 电平，调整对应的电源域供电，必须保持电平一致；
I2C 信号 SCL、 SDA 需要外接上拉电阻，根据总线负载不同，选择不同阻值的电阻，推荐接 2.2-4.7kohm 上拉电阻。
I2C 总线上各设备地址不要冲突，上拉电源必须和 GPIO 电源域电源保持一致。
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。

十六、SPI

SPI编号	复用情况	复用电源域
SPI0	M0， M1， M2	M0： PMUIO0M1： VCCIO4M2： VCCIO5
SPI1	M0， M1， M2	M0： VCCIO6M1： VCCIO3M2： VCCIO5

根据SPI外设的IO电平，调整对应的电源域供电，必须保持一致。SPI接口的匹配设计如下表所示：

信号	连接方式	描述（芯片端）
SPIx_CLK	直连	SPI时钟
SPIx_MOSI	直连	SPI数据输出(Master)
SPIx_MISO	直连	SPI数据输入(Master)
SPIx_CS0	直连	SPI片选0
SPIx_CS1	直连	SPI片选1

SPI接口的设计注意事项：

当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。

根据接口设计差异，不同SPI接口的使用速率有如下区别：

接口	最高 CLK 速率（ CLK Rate）
SPI1_M1	50MHz
SPI0_M0	24MHz
SPI0_M1/SPI0_M2SPI1_M0/SPI1_M2	20MHz

十七、PWM

RV1126B芯片集成了4个独立的PWM控制器，最多支持28个PWM通道。 PWM0控制器有8个通道，分别是PWM0_CH0~PWM0_CH7， PWM1控制器有4个通道，分别是PWM1_CH0~PWM1_CH3， PWM2控制器有8个通道，分别是PWM2_CH0~PWM2_CH7， PWM3控制器有8个通道，分别是PWM3_CH0~PWM3_CH7。PWM控制器均支持以下功能：

支持捕获模式；
支持连续模式或一次性模式；
每个通道都有两种时钟输入可选，一个是从晶振输入的固定频率，一个是从 PLL 总线分频，频率可配置的；

不同PWM控制器的功能差异如下：

波形发生器可以通过硬件实现呼吸灯功能，不消耗 CPU；
IR 输入可以实现红外输入；
双相计数器常用于多电机控制，如扫地机；

功能	PWM0_8CH	PWM1_4CH	PWM2_8CH	PWM3_8CH
波形发生器	NO	NO	8个通道都支持，共享查找表（深度768）。	NO
波形发生器	NO	NO	举例： 1路768粒度； 3路256粒度； 6路128粒度。	NO
IR输入	NO	只支持 1个，可在PWM1_CH0~3任意配置	NO	NO
IR输出	NO	NO	NO	NO
双相计数器	支持4路双相计数器(只用单相，也可用作频率计，支持频率20M) CH0+CH4 组成一路双相计数器 CH1+CH5 组成一路双相计数器 CH2+CH6 组成一路双相计数器 CH3+CH7 组成一路双相计数器	NO	支持4路双相计数器(只用单相，也可用作频率计，支持频率20M) CH0+CH4 组成一路双相计数器 CH1+CH5 组成一路双相计数器 CH2+CH6 组成一路双相计数器 CH3+CH7 组成一路双相计数器	支持4路双相计数器(只用单相，也可用作频率计，支持频率20M) CH0+CH4 组成一路双相计数器 CH1+CH5 组成一路双相计数器 CH2+CH6 组成一路双相计数器 CH3+CH7 组成一路双相计数器




全局控制模式（支持多通道配置的同步更新）	YES	YES	YES	YES
输出偏移模式（ PWM输出波形偏移指定的时间）	YES	YES	YES	YES

考虑不同产品应用灵活性， 28个PWM通道分别复用在几个不同的电源域，用后缀M0/M1/M2区分不同复用位置。 IOMUX_M0/M1/M2不能同时使用，分配时只能选择其中一组，例如：选择了PWM_CH0_M0，就不能再选择PWM_CH0_M1或其它PWM_CH0_M*。

RV1126B PWM接口分布情况如下表所示：

PWM编号	复用情况	复用电源域
PWM0_CH0~3	M0， M1， M2	M0： PMUIO1M1： VCCIO5M2： VCCIO6
PWM0_CH4~7	M0， M1， M2	M0： PMUIO1M1： VCCIO4M2： VCCIO5
PWM1_CH0~3	M0， M1， M2	M0： PMUIO0M1： VCCIO5M2： VCCIO6
PWM2_CH0~3	M0， M1， M2	M0： VCCIO3M1： VCCIO5M2： VCCIO6
PWM2_CH4~7	M0， M1	M0： VCCIO5 M1： VCCIO7
PWM3_CH0~7	M0， M1	M0： VCCIO1 M1： VCCIO5

PWM接口的设计注意事项：

根据 PWM 外设的 IO 电平，调整对应的电源域供电，必须保持电平一致。
当通过连接器实现板对板连接时，建议串接一定阻值的电阻(22ohm-100ohm 之间，具体以能满足SI 测试为准)，并预留 TVS 器件。
当红外接收头信号输入时，需要注意以下：
- 待机下，要支持红外接收头唤醒，而且考虑低功耗（即 LOGIC_DVDD 电源断电方案），只能选择 PWM1_CH0~3 当红外接收头输入；
- 红外接收头的电源需要使用 PMUIO1_VCC 引脚的供电电压；
- 红外接收头的电源需要 22-100ohm 电阻和 10uF 以上电容进行 RC 滤波；
- 红外接收头默认采用 38KHz，如果换成其它频率软件需要相应稍调；
- 红外接收头输出电平必须和 RV1126B IO 电平匹配；
- 红外接收头输出脚建议串 22 ohm 电阻并对 1nF 电容，再连接到 RV1126B，加强抗静电浪涌能力。

红外接收头布局时，应远离无线模块天线，如 Wi-Fi 天线，以免无线传输数据时，影响红外信号接收。
红外接收头布局应避开板上 LED 光源直射，避免 LED 闪烁频率影响红外接收。
IR 信号建议全程包地处理，无法包地处理，建议和其它信号间隔： ≥2 倍线宽。

十八、WIFI&BT

1、使用的BL-8723DU模块。

2、支持2.4GWIFI和5.0蓝牙。

十九、按键

1、开发板使用SARADC_IN0（ESC/RECOVERY、MENU、LEFT、RIGHT）作为按键检测口，支持13位分辨率。4个ADC KEY按键可以通过软件自行配置用途。

上电时按住按键可以进入RECOVERY模式。

二十、排针

1、40Pin的排针。

2、有GPIO、I2C、ADC。